半導体記憶装置

Semiconductor memory apparatus

Abstract

【課題】 センスアンプ列をキャッシュメモリとして使用する場合、リフレッシュ動作に制約されることなく良好なキャッシュヒット率を実現可能な半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、複数のワード線WLと複数のビット線BLの交点に複数のメモリセルMCが形成されたメモリセルアレイの単位ブロックであるマット10において複数のセンスアンプSAからなる2つのセンスアンプ列11と、複数のビット線BLの両端部でそれぞれセンスアンプ列11との間の接続状態を切り替え可能なスイッチ制御部12と、キャッシュメモリがデータ保持状態でマット10のリフレッシュ動作の実行時にキャッシュメモリとして設定された一方のセンスアンプ列11を複数のビット線BLから切り離し、かつキャッシュメモリとしてデータ保持状態にない他方のセンスアンプ列11のみを用いてリフレッシュ動作を実行するようにスイッチ制御部12を制御する。 【選択図】 図1
<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory apparatus in which a good cache bit rate can be achieved without being restricted by refresh operation when a sense amplifier column is used as a cache memory. <P>SOLUTION: In the semiconductor memory apparatus, a mat 10 being an unit block of a memory cell array in which a plurality of memory cells MC are formed at intersecting points of a plurality of word lines WL and a plurality of bit lines BL is provided with, two sense amplifier columns 11 consisting of a plurality of sense amplifiers SA, and a switch control part 12 which can switch a connection state between respective sense amplifier columns 11 at both end parts of a plurality of bit lines BL. The sense amplifier columns 11 of one side set as a cache memory at the time of performing refresh operation of the mat 10 in a data holding state of the cache memory, are separated from the plurality of bit lines BL and refresh operation is performed by using only the sense amplifier column 11 of the other side being not in a data holding state as the cache memory. <P>COPYRIGHT: (C)2006,JPO&NCIPI

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